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逾越3nm!三大晶体管结构方案解读

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芯器械(民众号:aichip001)

编译 |高歌

编辑 |Panken

芯器械8月13日新闻,随着三星、英特尔、台积电、IBM等半导体厂商相继宣布新晶体管结构的希望,半导体行业正处于晶体管结构转变的前夜。虽然芯片行业从不急于接纳新的晶体管结构举行量产,但若是想要生产3nm或2nm制程的逻辑芯片,英特尔、三星、台积电等厂商必须从当前的鳍式场效应晶体管结构(FinFET)逐渐过渡到纳米片结构(Nanosheets)。

堀口直人是IMEC(比利时微电子研究中央)逻辑CMOS微缩项目主管,曾在富士通实验室和加州大学圣巴巴拉分校等机构任职。现在,堀口直人的研发重点就是2nm以下的CMOS器件。以下是芯器械对堀口直人就3nm晶体管结构生长回首的完整编译。

▲IMEC逻辑CMOS微缩项目主管堀口直人

一、纳米片结构:进一步增强驱动电流,兼具可变性

一直以来,为了追寻摩尔定律,半导体产业在微缩逻辑CMOS尺寸上做出了相当大的起劲。一种主要的方式是通过削减金属连线(或轨道)来降低单元高度(cell height),单元高度也就是每个单元的金属线数目乘以金属间距(metal pitch,即金属连线的最小宽度 金属连线之间的最小间距)。

对于FinFET结构来说,通过将一个尺度单元内的鳍片(Fin)的数目从3个削减到2个,就可以在性能上跃进一大步。

▲尺度逻辑单元示意图(CPP=接触多晶间距,FP=鳍片间距,MP=金属间距;单元高度=每个单元的金属线数x金属间距)

尺度单元内单元高度中有几条金属连线则是一个主要指标,通常在单元高度局限内有几条金属线就称为几T。随着鳍片削减,单元高度逐渐变小,尺度单元从7.5T变为了6T。然而这种缩小牺牲了内部的驱动电流和可变性,为了填补这些性能的退化,鳍片在单元的高度微缩中也变得越来越高。

然则到了5T FinFET后,单鳍即便再高,其驱动电流却很难随之提升。通过垂直堆叠纳米片状导电沟道,纳米片结构晶体管可以在尺度单元内实现更大的有用沟道宽度。

通过这种方式,纳米片结构的晶体管可以提供比鳍片更大的驱动电流,也是进一步微缩CMOS的基础。同时纳米片结构还允允许变的器件宽度,在设计中具备更高的天真性。由于驱动电流有所增添,设计职员可以削减单元尺寸和电容,以降低每片之间的寄生电容。

▲尺度单元微缩演进示意图

二、4概略害工艺步骤实现纳米片晶体管

除了驱动电流和可变性,纳米片的环栅结构也优于FinFET结构。就像从平面MOSFET过渡到FinFET一样,全栅纳米片也随同着新工艺集成挑战。

幸运的是,纳米片基本算是FinFET的自然演变,许多为FinFET开发和优化的工艺模块可以重复使用。这无疑促进了纳米片结构在半导体行业中的应用,但也有许多工艺制程需要创新。IMEC确定了两个结构差其余4个要害工艺步骤,需要举行创新。

第一,纳米片结构使用外延生长的多层Si和SiGe来作为器件沟道。器件沟道使用生长质料以及2种质料之间的晶格常数差异,是纳米片结构和传统CMOS器件的一大区别。

在多层堆叠中,SiGe用作牺牲层(sacrifice),该层会在金属栅极替换工艺步骤中的沟道释放时移除。由于多层堆叠会以鳍的形式举行图案化,鳍片容易发生形变。

在2017 IEDM集会上,IMEC提出了一个要害优化:实行浅沟槽隔离(STI)衬里,并在STI工艺步骤中使用低热来抑制氧化引起的鳍片变形。这不仅能够保持纳米片形状,也可以提高装备的直交流性能,即驱动电流和恒定功率下的速率增益。改善的交流性能可以转化为环形振荡电路的较低门延迟。

第二,与FinFET差其余是,纳米片结构需要一个内部隔离物(inner spacer),即一种分外的电介质,将栅极与源极/漏极隔离以降低电容。

内部隔离物的工艺中,横向蚀刻工艺会使多层堆叠结构中的SiGe层外部凹陷,发生小空腔,需要半导体厂商使用电介质质料填充这些空腔。这就是纳米片工艺流程中最庞大的工艺模块“内部距离集成(Inner spacer integration)”,它需要高蚀刻选择性和准确的横向蚀刻控制,包罗IMEC在内的全球多个研究团队解决了这一挑战。

第三是纳米片沟道释放,即纳米片相互星散的步骤。正如前文所述,这种释放往往通过选择性的蚀刻掉多层SiGe来实现。该工艺中,需要半导体厂商举行高度选择性的蚀刻,简朴来说就是只管多地将纳米片间的Ge残留物蚀刻掉,同时不要使Si变得粗拙。

这就需要研究职员控制静摩擦,以削减纳米片间的毗邻。IMEC对差异蚀刻工艺的研究为解决这一问题做出了较大孝顺。

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第四个则是替换金属栅极(RMG)集成步骤,包罗在纳米片层周围事情功效金属(work function metal)的沉积和图案化。

2018年,IMEC强调了引述可扩展事情功效今数的主要性,从而削减了纳米片堆叠所占的垂直空间。IMEC曾展示了将两个垂直纳米片之间的距离物从13nm削减到7nm,并将芯片的AC性能提升了10%。

▲垂直堆叠环栅纳米片晶体管的优化:改善纳米片形状控制(左),纳米片垂直空间缩减星散(右)

三、Forksheet:增强器件直流性能,静电控制不佳

若是想要进一步提升直流性能,最有用的方式使扩大沟道的有用宽度。然则,在纳米片结构下,这变得异常难题。主要使由于n型和p型器件需要较大的空间,这使得在按比例微缩的单元高度上难以将纳米片的有用宽度扩大。

2017年,IMEC首次公然提出Forksheet器件结构用来微缩SRAM,2019年IMEC又将这一器件结构用在逻辑芯片尺度单元中。

和纳米片结构相比,Forksheet在栅极图案化之前,通过在p和n型器件间引入介电墙,实现更小的n、p间距,进一步增强了沟道的有用宽度以及直流性能。

这也让研究职员可以行使较小的n、p距离,将尺度单元的单元高度从5T推进到4T。仿真效果显示,Forksheet已比传统纳米片有10%的速率增益。这种性能提升的部门缘故原由是由于栅极-漏极重叠较小而导致的(寄生)Miller电容减小。

从工艺角度来看,Forksheet结构是从纳米片结构演变而来,2者的要害区别在于电介质壁的形成、改善的内部隔离层、源极/漏极外延和替换金属栅极步骤。在VLSI 2021集会上,IMEC首次展示了使用300mm Forksheet集成的Forksheet场效应器件的电气数据。双事情功效金属栅极可以在n-和pFET之间以17nm的间距集成,突出了Forksheet结构的要害优势。

然则,Forksheet仍不完善。纳米片结构的环栅在很洪水平上改善了对沟道的静电控制。Forksheet则接纳了分叉形式的三门结构,似乎在静电控制上有所退步。

▲集成在一起的纳米片和Forksheet结构对比

四、CFET:CMOS器件最终结构,2种方案各有利弊

为领会决Forksheet的静电控制问题,CFET随即降生。

CFET结构可以进一步最大化有用沟道宽度,其中n极和p极堆叠在相互顶部,可以进一步减小单元面积,扩大沟道宽度,推动尺度单元到4T及以下。

仿真证实,CFET对于逻辑芯片与SRAM尺寸微缩都有辅助。通过CFET,沟道可以制成鳍(n-fin on p-fin)或纳米片(n-sheet on p-sheet)的形式。

而纳米片形式的CFET完善了纳米片结构的问题,是CMOS器件的最终结构。IMEC则在开发模块和集成工艺上有着很大的孝顺,还量化了每个流程的功耗性能收益和庞大性。

▲从FinFET到CFET的晶体管结构演进历程

从处置角度来说,由于nMOS-pMOS垂直堆叠,CFET的结构较为庞大,有两种可能的集成方案,划分是单片集成(monolithic)温顺序集成(sequential),这两种集成方案则各有利弊。

详细来说,单片CFET的成本较低,然则垂直集成十分庞大。单片CFET从底部沟道外延生长最先,然后是中央牺牲层的沉积,最后是顶部沟道的外延生长。当以纳米片沟道为目的时,起始的底部和顶部沟道设置可以是Si鳍片或Si/SiGe多层客栈的形式。

无论那种形式,堆叠都市导致异常高的垂直结构,这给鳍片、栅极、距离和源/漏接触的进一步图案化带来了要害的挑战。例如,替换金属栅极集成步骤由于需要用于n和p差其余事情功效金属而加倍庞大。在VLSI 2020上,IMEC率先展示了通过优化要害模块步骤实现的单片集成CFET结构。

而相对来说,顺序CFET的集成流程较为简朴。CFET顺序集成由几个模块组成,首先对底层器件举行处置。然后使用介电到介电晶片键合手艺,通过晶圆转移在该层的顶部确立笼罩半导体层。最后,集成顶层器件,毗邻顶栅和底栅。由于底层和顶层装备都可以用传统的二维方式单独处置,以是顺序CFET可以天真地集成用于n型和p型的差异沟道质料,进一步提升性能优势。

然则作为新的方案,顺序CFET也需要解决一些挑战。第一个是涉及2个晶片之间键合介电氧化物厚度。过厚的氧化物会降低交流性能,但过薄的氧化物会发生键和缺陷风险。IMEC的薄键合氧化物工艺是解决氧化物厚度的一个方案,该工艺无键合朴陋而且研发已经取得了希望。

顺序CFET需要面临的第二个挑战是晶圆转移方式有热预算限制,需要降低顶层工艺温度到500°C阻止对底层器件发生负面影响,而该工艺此前需要900℃。

IMEC最近针对这两个问题提出领会决方案,可以在较低的处置温度下使栅极堆叠保持可靠性。一种是通过低温氢等离子体处置钝化硅氧化物夹层中的缺陷;第二种则是将界面偶极子Si引入沟道和HfO2栅极电解质之间,以抵消HfO2缺陷态和电荷载流子导带之间的能量。

结语:先进制程玩家削减,竞争烈度或加剧

回首从FinFET到CFET的研发历程,每一代结构的改善都随同着交流/直流性能的改善和尺度单元高度的进一步降低。从处置的角度来看,纳米片结构可以被以为是FinFET结构的进化步骤。然而,每种差其余纳米片结构都面临着特定的集成挑战。

随着芯片制程的不停生长,有能力继续追求先进制程的玩家越来越少。IMEC作为芯片制程工艺的主要研发气力,有力地推动了芯片制程的微缩。此前,IMEC CEO曾接受采访称,要将芯片制程推进1nm以内。无论若何,人们对于更高性能、更少功耗的追求不会改变。届时,先进制程的竞争可能会加倍猛烈。

泉源:EE Times

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